細述PCB闆布局布線基本規則

      PCB又被稱為(wèi)印刷電(diàn)路闆(Printed Circuit Board)，它可(kě)以實現電(diàn)子元器(qì)件間(jiān)的線路連接和(hé)功能實現，也是電(diàn)源電(diàn)路設計(jì)中重要的組成部分。今天就将以本文來(lái)介紹PCB闆布局布線的基本規則。 

    元件布局基本規則 

    1. 按電(diàn)路模塊進行(xíng)布局，實現同一功能的相關電(diàn)路稱為(wèi)一個(gè)模塊，電(diàn)路模塊中的元件應采用就近集中原則，同時(shí)數(shù)字電(diàn)路和(hé)模拟電(diàn)路分開(kāi); 
    2.定位孔、标準孔等非安裝孔周圍1.27mm 內(nèi)不得(de)貼裝元、器(qì)件，螺釘等安裝孔周圍3.5mm(對于M2.5)、4mm(對于M3)內(nèi)不得(de)貼裝元器(qì)件; 
    3. 卧裝電(diàn)阻、電(diàn)感(插件)、電(diàn)解電(diàn)容等元件的下方避免布過孔，以免波峰焊後過孔與元件殼體(tǐ)短(duǎn)路; 
    4. 元器(qì)件的外側距闆邊的距離為(wèi)5mm; 
    5. 貼裝元件焊盤的外側與相鄰插裝元件的外側距離大(dà)于2mm; 
    6. 金屬殼體(tǐ)元器(qì)件和(hé)金屬件(屏蔽盒等)不能與其它元器(qì)件相碰，不能緊貼印制(zhì)線、焊盤，其間(jiān)距應大(dà)于2mm。定位孔、緊固件安裝孔、橢圓孔及闆中其它方孔外側距闆邊的尺寸大(dà)于3mm; 
    7. 發熱元件不能緊鄰導線和(hé)熱敏元件;高(gāo)熱器(qì)件要均衡分布; 
    8. 電(diàn)源插座要盡量布置在印制(zhì)闆的四周，電(diàn)源插座與其相連的彙流條接線端應布置在同側。特别應注意不要把電(diàn)源插座及其它焊接連接器(qì)布置在連接器(qì)之間(jiān)，以利于這些(xiē)插座、連接器(qì)的焊接及電(diàn)源線纜設計(jì)和(hé)紮線。電(diàn)源插座及焊接連接器(qì)的布置間(jiān)距應考慮方便電(diàn)源插頭的插拔; 
    9. 其它元器(qì)件的布置： 
    所有(yǒu)IC元件單邊對齊，有(yǒu)極性元件極性标示明(míng)确，同一印制(zhì)闆上(shàng)極性标示不得(de)多(duō)于兩個(gè)方向，出現兩個(gè)方向時(shí)，兩個(gè)方向互相垂直; 
    10、闆面布線應疏密得(de)當，當疏密差别太大(dà)時(shí)應以網狀銅箔填充，網格大(dà)于8mil(或0.2mm); 
    11、貼片焊盤上(shàng)不能有(yǒu)通(tōng)孔，以免焊膏流失造成元件虛焊。重要信号線不準從插座腳間(jiān)穿過; 
    12、貼片單邊對齊，字符方向一緻，封裝方向一緻; 
    13、有(yǒu)極性的器(qì)件在以同一闆上(shàng)的極性标示方向盡量保持一緻。 

    二、元件布線規則 

    1、畫(huà)定布線區(qū)域距PCB闆邊≤1mm的區(qū)域內(nèi)，以及安裝孔周圍1mm內(nèi)，禁止布線; 
    2、電(diàn)源線盡可(kě)能的寬，不應低(dī)于18mil;信号線寬不應低(dī)于12mil;cpu入出線不應低(dī)于10mil(或8mil);線間(jiān)距不低(dī)于10mil; 
    3、正常過孔不低(dī)于30mil; 
    4、雙列直插：焊盤60mil，孔徑40mil; 
    1/4W電(diàn)阻：51*55mil(0805表貼);直插時(shí)焊盤62mil，孔徑42mil; 
    無極電(diàn)容：51*55mil(0805表貼);直插時(shí)焊盤50mil，孔徑28mil; 
    5、注意電(diàn)源線與地線應盡可(kě)能呈放射狀，以及信号線不能出現回環走線。 
    如何提高(gāo)抗幹擾能力和(hé)電(diàn)磁兼容性? 
    在研制(zhì)帶處理(lǐ)器(qì)的電(diàn)子産品時(shí)，如何提高(gāo)抗幹擾能力和(hé)電(diàn)磁兼容性? 
    1、下面的一些(xiē)系統要特别注意抗電(diàn)磁幹擾：

 
    (1) 微控制(zhì)器(qì)時(shí)鍾頻率特别高(gāo)，總線周期特别快的系統。 
    (2) 系統含有(yǒu)大(dà)功率，大(dà)電(diàn)流驅動電(diàn)路，如産生(shēng)火(huǒ)花(huā)的繼電(diàn)器(qì)，大(dà)電(diàn)流開(kāi)關等。 
    (3) 含微弱模拟信号電(diàn)路以及高(gāo)精度A/D變換電(diàn)路的系統。

 
    2、為(wèi)增加系統的抗電(diàn)磁幹擾能力采取如下措施：

 
    (1) 選用頻率低(dī)的微控制(zhì)器(qì)： 
    選用外時(shí)鍾頻率低(dī)的微控制(zhì)器(qì)可(kě)以有(yǒu)效降低(dī)噪聲和(hé)提高(gāo)系統的抗幹擾能力。同樣頻率的方波和(hé)正弦波，方波中的高(gāo)頻成份比正弦波多(duō)得(de)多(duō)。雖然方波的高(gāo)頻成份的波的幅度，比基波小(xiǎo)，但(dàn)頻率越高(gāo)越容易發射出成為(wèi)噪聲源，微控制(zhì)器(qì)産生(shēng)的最有(yǒu)影(yǐng)響的高(gāo)頻噪聲大(dà)約是時(shí)鍾頻率的3倍。

 
    (2) 減小(xiǎo)信号傳輸中的畸變 
    微控制(zhì)器(qì)主要采用高(gāo)速CMOS技(jì)術(shù)制(zhì)造。信号輸入端靜态輸入電(diàn)流在1mA左右，輸入電(diàn)容10PF左右，輸入阻抗相當高(gāo)，高(gāo)速CMOS電(diàn)路的輸出端都有(yǒu)相當的帶載能力，即相當大(dà)的輸出值，将一個(gè)門(mén)的輸出端通(tōng)過一段很(hěn)長線引到輸入阻抗相當高(gāo)的輸入端，反射問題就很(hěn)嚴重，它會(huì)引起信号畸變，增加系統噪聲。當Tpd》Tr時(shí)，就成了一個(gè)傳輸線問題，必須考慮信号反射，阻抗匹配等問題。 
    信号在印制(zhì)闆上(shàng)的延遲時(shí)間(jiān)與引線的特性阻抗有(yǒu)關，即與印制(zhì)線路闆材料的介電(diàn)常數(shù)有(yǒu)關。可(kě)以粗略地認為(wèi)，信号在印制(zhì)闆引線的傳輸速度，約為(wèi)光速的1/3到1/2之間(jiān)。微控制(zhì)器(qì)構成的系統中常用邏輯電(diàn)話(huà)元件的Tr(标準延遲時(shí)間(jiān))為(wèi)3到18ns之間(jiān)。 
    在印制(zhì)線路闆上(shàng)，信号通(tōng)過一個(gè)7W的電(diàn)阻和(hé)一段25cm長的引線，線上(shàng)延遲時(shí)間(jiān)大(dà)緻在4~20ns之間(jiān)。也就是說，信号在印刷線路上(shàng)的引線越短(duǎn)越好，最長不宜超過25cm。而且過孔數(shù)目也應盡量少(shǎo)，最好不多(duō)于2個(gè)。 
    當信号的上(shàng)升時(shí)間(jiān)快于信号延遲時(shí)間(jiān)，就要按照快電(diàn)子學處理(lǐ)。此時(shí)要考慮傳輸線的阻抗匹配，對于一塊印刷線路闆上(shàng)的集成塊之間(jiān)的信号傳輸，要避免出現Td》Trd的情況，印刷線路闆越大(dà)系統的速度就越不能太快。 

    用以下結論歸納印刷線路闆設計(jì)的一個(gè)規則： 
    信号在印刷闆上(shàng)傳輸，其延遲時(shí)間(jiān)不應大(dà)于所用器(qì)件的标稱延遲時(shí)間(jiān)。 
    (3) 減小(xiǎo)信号線間(jiān)的交*幹擾： 
    A點一個(gè)上(shàng)升時(shí)間(jiān)為(wèi)Tr的階躍信号通(tōng)過引線AB傳向B端。信号在AB線上(shàng)的延遲時(shí)間(jiān)是Td。在D點，由于A點信号的向前傳輸，到達B點後的信号反射和(hé)AB線的延遲，Td時(shí)間(jiān)以後會(huì)感應出一個(gè)寬度為(wèi)Tr的頁脈沖信号。在C點，由于AB上(shàng)信号的傳輸與反射，會(huì)感應出一個(gè)寬度為(wèi)信号在AB線上(shàng)的延遲時(shí)間(jiān)的兩倍，即2Td的正脈沖信号。這就是信号間(jiān)的交*幹擾。幹擾信号的強度與C點信号的di/at有(yǒu)關，與線間(jiān)距離有(yǒu)關。當兩信号線不是很(hěn)長時(shí)，AB上(shàng)看到的實際是兩個(gè)脈沖的叠加。 
    CMOS工藝制(zhì)造的微控制(zhì)由輸入阻抗高(gāo)，噪聲高(gāo)，噪聲容限也很(hěn)高(gāo)，數(shù)字電(diàn)路是叠加100~200mv噪聲并不影(yǐng)響其工作(zuò)。若圖中AB線是一模拟信号，這種幹擾就變為(wèi)不能容忍。如印刷線路闆為(wèi)四層闆，其中有(yǒu)一層是大(dà)面積的地，或雙面闆，信号線的反面是大(dà)面積的地時(shí)，這種信号間(jiān)的交*幹擾就會(huì)變小(xiǎo)。原因是，大(dà)面積的地減小(xiǎo)了信号線的特性阻抗，信号在D端的反射大(dà)為(wèi)減小(xiǎo)。特性阻抗與信号線到地間(jiān)的介質的介電(diàn)常數(shù)的平方成反比，與介質厚度的自然對數(shù)成正比。若AB線為(wèi)一模拟信号，要避免數(shù)字電(diàn)路信号線CD對AB的幹擾，AB線下方要有(yǒu)大(dà)面積的地，AB線到CD線的距離要大(dà)于AB線與地距離的2~3倍。可(kě)用局部屏蔽地，在有(yǒu)引結的一面引線左右兩側布以地線。 

    (4) 減小(xiǎo)來(lái)自電(diàn)源的噪聲 
    電(diàn)源在向系統提供能源的同時(shí)，也将其噪聲加到所供電(diàn)的電(diàn)源上(shàng)。電(diàn)路中微控制(zhì)器(qì)的複位線，中斷線，以及其它一些(xiē)控制(zhì)線最容易受外界噪聲的幹擾。電(diàn)網上(shàng)的強幹擾通(tōng)過電(diàn)源進入電(diàn)路，即使電(diàn)池供電(diàn)的系統，電(diàn)池本身也有(yǒu)高(gāo)頻噪聲。模拟電(diàn)路中的模拟信号更經受不住來(lái)自電(diàn)源的幹擾。 

    (5) 注意印刷線闆與元器(qì)件的高(gāo)頻特性 
    在高(gāo)頻情況下，印刷線路闆上(shàng)的引線，過孔，電(diàn)阻、電(diàn)容、接插件的分布電(diàn)感與電(diàn)容等不可(kě)忽略。電(diàn)容的分布電(diàn)感不可(kě)忽略，電(diàn)感的分布電(diàn)容不可(kě)忽略。電(diàn)阻産生(shēng)對高(gāo)頻信号的反射，引線的分布電(diàn)容會(huì)起作(zuò)用，當長度大(dà)于噪聲頻率相應波長的1/20時(shí)，就産生(shēng)天線效應，噪聲通(tōng)過引線向外發射。 

    印刷線路闆的過孔大(dà)約引起0.6pf的電(diàn)容。 
    一個(gè)集成電(diàn)路本身的封裝材料引入2~6pf電(diàn)容。 
    一個(gè)線路闆上(shàng)的接插件，有(yǒu)520nH的分布電(diàn)感。一個(gè)雙列直扡的24引腳集成電(diàn)路扡座，引入4~18nH的分布電(diàn)感。 
    這些(xiē)小(xiǎo)的分布參數(shù)對于這行(xíng)較低(dī)頻率下的微控制(zhì)器(qì)系統中是可(kě)以忽略不計(jì)的;而對于高(gāo)速系統必須予以特别注意。 

    (6) 元件布置要合理(lǐ)分區(qū) 
    元件在印刷線路闆上(shàng)排列的位置要充分考慮抗電(diàn)磁幹擾問題，原則之一是各部件之間(jiān)的引線要盡量短(duǎn)。在布局上(shàng)，要把模拟信号部分，高(gāo)速數(shù)字電(diàn)路部分，噪聲源部分(如繼電(diàn)器(qì)，大(dà)電(diàn)流開(kāi)關等)這三部分合理(lǐ)地分開(kāi)，使相互間(jiān)的信号耦合為(wèi)最小(xiǎo)。 

    G 處理(lǐ)好接地線 
    印刷電(diàn)路闆上(shàng)，電(diàn)源線和(hé)地線最重要。克服電(diàn)磁幹擾，最主要的手段就是接地。 
    對于雙面闆，地線布置特别講究，通(tōng)過采用單點接地法，電(diàn)源和(hé)地是從電(diàn)源的兩端接到印刷線路闆上(shàng)來(lái)的，電(diàn)源一個(gè)接點，地一個(gè)接點。印刷線路闆上(shàng)，要有(yǒu)多(duō)個(gè)返回地線，這些(xiē)都會(huì)聚到回電(diàn)源的那(nà)個(gè)接點上(shàng)，就是所謂單點接地。所謂模拟地、數(shù)字地、大(dà)功率器(qì)件地開(kāi)分，是指布線分開(kāi)，而最後都彙集到這個(gè)接地點上(shàng)來(lái)。與印刷線路闆以外的信号相連時(shí)，通(tōng)常采用屏蔽電(diàn)纜。對于高(gāo)頻和(hé)數(shù)字信号，屏蔽電(diàn)纜兩端都接地。低(dī)頻模拟信号用的屏蔽電(diàn)纜，一端接地為(wèi)好。 
    對噪聲和(hé)幹擾非常敏感的電(diàn)路或高(gāo)頻噪聲特别嚴重的電(diàn)路應該用金屬罩屏蔽起來(lái)。 

    (7) 用好去耦電(diàn)容。 
    好的高(gāo)頻去耦電(diàn)容可(kě)以去除高(gāo)到1GHZ的高(gāo)頻成份。陶瓷片電(diàn)容或多(duō)層陶瓷電(diàn)容的高(gāo)頻特性較好。設計(jì)印刷線路闆時(shí)，每個(gè)集成電(diàn)路的電(diàn)源，地之間(jiān)都要加一個(gè)去耦電(diàn)容。去耦電(diàn)容有(yǒu)兩個(gè)作(zuò)用：一方面是本集成電(diàn)路的蓄能電(diàn)容，提供和(hé)吸收該集成電(diàn)路開(kāi)門(mén)關門(mén)瞬間(jiān)的充放電(diàn)能;另一方面旁路掉該器(qì)件的高(gāo)頻噪聲。數(shù)字電(diàn)路中典型的去耦電(diàn)容為(wèi)0.1uf的去耦電(diàn)容有(yǒu)5nH分布電(diàn)感，它的并行(xíng)共振頻率大(dà)約在7MHz左右，也就是說對于10MHz以下的噪聲有(yǒu)較好的去耦作(zuò)用，對40MHz以上(shàng)的噪聲幾乎不起作(zuò)用。 
    1uf，10uf電(diàn)容，并行(xíng)共振頻率在20MHz以上(shàng)，去除高(gāo)頻率噪聲的效果要好一些(xiē)。在電(diàn)源進入印刷闆的地方和(hé)一個(gè)1uf或10uf的去高(gāo)頻電(diàn)容往往是有(yǒu)利的，即使是用電(diàn)池供電(diàn)的系統也需要這種電(diàn)容。 
    每10片左右的集成電(diàn)路要加一片充放電(diàn)電(diàn)容，或稱為(wèi)蓄放電(diàn)容，電(diàn)容大(dà)小(xiǎo)可(kě)選10uf。最好不用電(diàn)解電(diàn)容，電(diàn)解電(diàn)容是兩層溥膜卷起來(lái)的，這種卷起來(lái)的結構在高(gāo)頻時(shí)表現為(wèi)電(diàn)感，最好使用膽電(diàn)容或聚碳酸醞電(diàn)容。 
    去耦電(diàn)容值的選取并不嚴格，可(kě)按C=1/f計(jì)算(suàn);即10MHz取0.1uf，對微控制(zhì)器(qì)構成的系統，取0.1~0.01uf之間(jiān)都可(kě)以。 
   
    3、降低(dī)噪聲與電(diàn)磁幹擾的一些(xiē)經驗。 
    (1) 能用低(dī)速芯片就不用高(gāo)速的，高(gāo)速芯片用在關鍵地方。 
    (2) 可(kě)用串一個(gè)電(diàn)阻的辦法，降低(dī)控制(zhì)電(diàn)路上(shàng)下沿跳(tiào)變速率。 
    (3) 盡量為(wèi)繼電(diàn)器(qì)等提供某種形式的阻尼。 
    (4) 使用滿足系統要求的最低(dī)頻率時(shí)鍾。 
    (5) 時(shí)鍾産生(shēng)器(qì)盡量*近到用該時(shí)鍾的器(qì)件。石英晶體(tǐ)振蕩器(qì)外殼要接地。 
    (6) 用地線将時(shí)鍾區(qū)圈起來(lái)，時(shí)鍾線盡量短(duǎn)。 
    (7) I/O驅動電(diàn)路盡量*近印刷闆邊，讓其盡快離開(kāi)印刷闆。對進入印制(zhì)闆的信号要加濾波，從高(gāo)噪聲區(qū)來(lái)的信号也要加濾波，同時(shí)用串終端電(diàn)阻的辦法，減小(xiǎo)信号反射。 
    (8) MCD無用端要接高(gāo)，或接地，或定義成輸出端，集成電(diàn)路上(shàng)該接電(diàn)源地的端都要接，不要懸空(kōng)。 
    (9) 閑置不用的門(mén)電(diàn)路輸入端不要懸空(kōng)，閑置不用的運放正輸入端接地，負輸入端接輸出端。 
    (10) 印制(zhì)闆盡量使用45折線而不用90折線布線以減小(xiǎo)高(gāo)頻信号對外的發射與耦合。 
    (11) 印制(zhì)闆按頻率和(hé)電(diàn)流開(kāi)關特性分區(qū)，噪聲元件與非噪聲元件要距離再遠一些(xiē)。 
    (12) 單面闆和(hé)雙面闆用單點接電(diàn)源和(hé)單點接地、電(diàn)源線、地線盡量粗，經濟是能承受的話(huà)用多(duō)層闆以減小(xiǎo)電(diàn)源，地的容生(shēng)電(diàn)感。 
    (13) 時(shí)鍾、總線、片選信号要遠離I/O線和(hé)接插件。 
    (14) 模拟電(diàn)壓輸入線、參考電(diàn)壓端要盡量遠離數(shù)字電(diàn)路信号線，特别是時(shí)鍾。 
    (15) 對A/D類器(qì)件，數(shù)字部分與模拟部分甯可(kě)統一下也不要交*。 
    (16) 時(shí)鍾線垂直于I/O線比平行(xíng)I/O線幹擾小(xiǎo)，時(shí)鍾元件引腳遠離I/O電(diàn)纜。 
    (17) 元件引腳盡量短(duǎn)，去耦電(diàn)容引腳盡量短(duǎn)。 
    (18) 關鍵的線要盡量粗，并在兩邊加上(shàng)保護地。高(gāo)速線要短(duǎn)要直。 
    (19) 對噪聲敏感的線不要與大(dà)電(diàn)流，高(gāo)速開(kāi)關線平行(xíng)。 
    (20) 石英晶體(tǐ)下面以及對噪聲敏感的器(qì)件下面不要走線。 
    (21) 弱信号電(diàn)路，低(dī)頻電(diàn)路周圍不要形成電(diàn)流環路。 
    (22) 任何信号都不要形成環路，如不可(kě)避免，讓環路區(qū)盡量小(xiǎo)。 
    (23) 每個(gè)集成電(diàn)路一個(gè)去耦電(diàn)容。每個(gè)電(diàn)解電(diàn)容邊上(shàng)都要加一個(gè)小(xiǎo)的高(gāo)頻旁路電(diàn)容。 
    (24) 用大(dà)容量的钽電(diàn)容或聚酷電(diàn)容而不用電(diàn)解電(diàn)容作(zuò)電(diàn)路充放電(diàn)儲能電(diàn)容。使用管狀電(diàn)容時(shí)，外殼要接地。