1、信号完整性的定義
信号完整性(SignalIntegrity),是指信号未受到損傷的一種狀态。它表明(míng)信号通(tōng)過信号線傳輸後仍保持其正确的功能特性,信号在電(diàn)路中能以正确的時(shí)序和(hé)電(diàn)壓作(zuò)出響應,由IC的時(shí)序可(kě)知,如果信号在穩态時(shí)間(jiān)(為(wèi)了正确識别和(hé)處理(lǐ)數(shù)據,IC要求在時(shí)鍾邊沿前後輸入數(shù)據保持不變的時(shí)間(jiān)段)內(nèi)發生(shēng)了較大(dà)的跳(tiào)變,IC就可(kě)能誤判或丢失部分數(shù)據。若信号具有(yǒu)良好的信号完整性,則電(diàn)路具有(yǒu)正确的時(shí)序關系和(hé)信号幅度,數(shù)據不會(huì)出現錯誤的捕獲,意味着收端能夠得(de)到比較純淨的數(shù)據。相反,若出現誤觸發、阻尼振蕩、過沖、欠沖等信号完整性故障,就會(huì)引起任意的信号跳(tiào)變,導緻輸入的畸變數(shù)據被送入鎖存,或在畸變的時(shí)鍾跳(tiào)變沿捕獲數(shù)據,信号不能正常響應,導緻系統工作(zuò)異常,性能下降。圖2給出了信号完整性的仿真結果。
2、信号完整性的起因及表現
信号完整性源于電(diàn)路的互連(比如導線、襯底和(hé)阱)。由于一段導線并不僅僅是電(diàn)子的導體(tǐ),在低(dī)頻段呈電(diàn)阻性,在中頻段呈電(diàn)容性,在高(gāo)頻段成電(diàn)感性,到甚高(gāo)頻時(shí)則變成了輻射天線。正是這種天線效應,導緻了信号串擾和(hé)電(diàn)磁幹擾(EMI)。由于導體(tǐ)中載流子與原子和(hé)晶粒的相互作(zuò)用産生(shēng)了電(diàn)阻,随着特性尺寸壓縮到0.5μm以下,集膚效應使金屬表面電(diàn)阻的下降比斷面電(diàn)阻下降慢,而造成信号完整性損傷。由于獨立電(diàn)壓過近的結構而産生(shēng)的電(diàn)容效應随着布線間(jiān)距的減小(xiǎo)而增大(dà),對信号的傳輸特性産生(shēng)更大(dà)的潛在影(yǐng)響。由引線尺寸和(hé)返回路徑所決定的電(diàn)感效應,成為(wèi)封裝和(hé)電(diàn)路闆設計(jì)主要關心的因素。當IC尺寸低(dī)于0.5μm時(shí),電(diàn)感效應就變得(de)十分明(míng)顯。兩條平行(xíng)走線間(jiān)會(huì)存在明(míng)顯的互感,而一些(xiē)噪聲會(huì)随之耦合到邏輯電(diàn)路中,導緻信号呈現出與低(dī)頻設計(jì)中截然不同的現象。數(shù)字系統容忍信号完整性問題的能力是有(yǒu)限的,信号完整性問題達到一定程度就有(yǒu)可(kě)能使系統性能下降,甚至根本不工作(zuò)。仿真試驗結果證實,IC開(kāi)關速度過高(gāo)、端接元件的布局欠妥、電(diàn)路的互連不合理(lǐ)等都會(huì)引起信号完整性問題。信号完整性主要包括反射、串擾、振蕩、地彈等。
信号反射
信号反射(reflection)即傳輸線上(shàng)的回波。信号功率的一部分經傳輸線傳給了負載,另一部分則向源端反射。在高(gāo)速設計(jì)中,可(kě)以把導線等效為(wèi)傳輸線,而不是集中參數(shù)電(diàn)路中的導線,通(tōng)過考察其在不同頻率下的阻抗,來(lái)研究其傳輸效應。若邊沿速率高(gāo)達1V/ns(即dV/dt),那(nà)麽短(duǎn)于0.5英寸的導線就可(kě)以建成T型集中參數(shù)的RLC(或RC、LC)模型,并且由多(duō)個(gè)T型級聯組合成更長的傳輸線。為(wèi)減小(xiǎo)仿真的運算(suàn)量,也可(kě)建立連續傳輸線模型。如果阻抗匹配(源端阻抗、傳輸線阻抗與負載阻抗相等),反射就不會(huì)發生(shēng)。反之,若負載阻抗與傳輸線阻抗失配會(huì)導緻收端反射。布線的幾何形狀、不适當的端接、經過連接器(qì)的傳輸及電(diàn)源平面不連續等因素均會(huì)導緻信号反射。
1)信号過沖和(hé)下沖
信号過沖(overshoot)指信号跳(tiào)變的第一個(gè)峰值(或谷值)超過規定值——對于上(shàng)升沿是指最高(gāo)電(diàn)壓,而對于下降沿是指最低(dī)電(diàn)壓。下沖(undershoot)指信号跳(tiào)變的下一個(gè)谷值(或峰值)。信号過沖和(hé)下沖是由IC切換速率過高(gāo)以及信号傳輸路徑反射引起的,在驅動器(qì)和(hé)接收器(qì)之間(jiān)的多(duō)次反射會(huì)形成阻尼振蕩,若振蕩幅度超過IC的輸入切換門(mén)限,導緻時(shí)鍾出錯或數(shù)據的錯誤接收,過大(dà)的過沖還(hái)可(kě)能造成IC內(nèi)部的元件過壓,甚至損壞。
2)信号串擾
信号串擾(cross-talk)是沒有(yǒu)電(diàn)氣連接的信号線之間(jiān)的感應電(diàn)壓和(hé)感應電(diàn)流産生(shēng)的電(diàn)磁耦合現象。這種耦合會(huì)使信号線起到天線的作(zuò)用,其電(diàn)容性耦合引發耦合電(diàn)流,感性耦合引發耦合電(diàn)壓,并且随着時(shí)鍾速度的升高(gāo)(導緻邊沿速率升高(gāo))和(hé)設計(jì)尺寸的減小(xiǎo)而加大(dà)。這是由于信号線上(shàng)的交變信号電(diàn)流通(tōng)過時(shí),會(huì)産生(shēng)交變磁場(chǎng),處于磁場(chǎng)中的其它信号線會(huì)感應出信号電(diàn)壓。在低(dī)頻段,導線間(jiān)的耦合可(kě)以建立為(wèi)耦合電(diàn)容模型,在高(gāo)頻段,可(kě)以建立為(wèi)LC集中參數(shù)導線或傳輸線模型。PCB闆層的參數(shù)、信号線間(jiān)距、驅動端和(hé)接收端的電(diàn)氣特性以及信号線端接方式對串擾都有(yǒu)一定的影(yǐng)響。
3)電(diàn)磁幹擾
電(diàn)磁幹擾與信号串擾相似,信号串擾是發生(shēng)在PCB上(shàng)的兩條傳輸線之間(jiān)的耦合,電(diàn)磁幹擾是PCB上(shàng)的傳輸線受到PCB外的輻射源(如測試探針或其它PCB闆)的幹擾。EMI建模可(kě)以把導線段視(shì)為(wèi)偶極子天線處理(lǐ)。
4)信号振蕩和(hé)環繞
信号振蕩(ringing)和(hé)環繞(rounding)表現為(wèi)信号反複出現過沖和(hé)下沖,在邏輯電(diàn)平的門(mén)限上(shàng)下抖動,振蕩呈欠阻尼狀态,而環繞呈過阻尼狀态。信号的振蕩和(hé)環繞主要是由傳輸線上(shàng)過度的寄生(shēng)電(diàn)感和(hé)電(diàn)容引起收端阻抗與源端均失配所造成的。同反射一樣,它們可(kě)以通(tōng)過适當的端接予以抑制(zhì)。通(tōng)常,周期脈沖信号包含豐富的高(gāo)次諧波而容易發生(shēng)信号完整性故障,如時(shí)鍾信号,更應多(duō)加防範。
5)信号的遲延
信号遲延表明(míng)數(shù)據或時(shí)鍾信号沒有(yǒu)在規定的時(shí)間(jiān)內(nèi)以一定的持續時(shí)間(jiān)和(hé)幅度到達收端。IC隻能按規定的時(shí)序接收數(shù)據,過多(duō)的信号遲延可(kě)能導緻時(shí)序違背和(hé)功能的混亂。信号遲延是由驅動過載,走線過長的傳輸線效應引起的。傳輸線上(shàng)的等效電(diàn)容、電(diàn)感會(huì)對信号的數(shù)字切換産生(shēng)時(shí)延,影(yǐng)響IC的建立時(shí)間(jiān)和(hé)保持時(shí)間(jiān),時(shí)延過大(dà)時(shí)會(huì)導緻IC無法正确判斷數(shù)據。
6)接地反彈與襯底耦合
接地反彈(Groundbounce)簡稱地彈,指由于電(diàn)路中較大(dà)的電(diàn)流湧動而在電(diàn)源與地平面間(jiān)産生(shēng)大(dà)量噪聲的現象。如大(dà)量芯片同步切換時(shí),會(huì)産生(shēng)一個(gè)較大(dà)的瞬态電(diàn)流從芯片與電(diàn)源平面流過,芯片封裝與電(diàn)源間(jiān)的寄生(shēng)電(diàn)感、電(diàn)容和(hé)電(diàn)阻會(huì)引發電(diàn)源噪聲,使得(de)零電(diàn)位平面上(shàng)産生(shēng)較大(dà)的電(diàn)壓波動(可(kě)能高(gāo)達2v),足以造成其它元器(qì)件的錯誤動作(zuò)。由于地平面的分割(數(shù)字地、模拟地、屏蔽地等),可(kě)能引起數(shù)字信号走到模拟地區(qū)域時(shí),産生(shēng)地平面回流反彈。同樣電(diàn)源平面分割,也可(kě)能出現同樣危害。負載容性的增大(dà)、阻性的減小(xiǎo)、寄生(shēng)參數(shù)的增大(dà)、切換速率增高(gāo)以及同步切換數(shù)目的增加,均可(kě)能導緻接地反彈增加。
同時(shí),襯底耦合(Underlaycoupling)可(kě)能使設計(jì)面臨更大(dà)的挑戰。在矽片設計(jì)中,由于襯底和(hé)阱具有(yǒu)有(yǒu)限的電(diàn)阻率,其上(shàng)流過電(diàn)流時(shí)會(huì)産生(shēng)一定的壓降。而MOSFET管的阈電(diàn)壓(開(kāi)啓)取決于在栅區(qū)下面的襯底(或阱)的有(yǒu)效電(diàn)壓,這意味着任何襯底電(diàn)流不僅能越過MOSFET管的阈電(diàn)壓,而且能越過邏輯門(mén)或時(shí)鍾電(diàn)路的阈電(diàn)壓,使設計(jì)很(hěn)不可(kě)靠。随着水(shuǐ)平尺度與垂直尺度的下降,襯底和(hé)阱層的電(diàn)阻增大(dà),情況就變得(de)更壞。
信号完整性的解決辦法
對芯片設計(jì),通(tōng)常采用兩種方法解決信号完整性問題。其RF解決方案集中于傳輸線,常在封裝邊界上(shàng)使用阻抗匹配辦法,而數(shù)字(即寬帶)解決方案則強調選擇封裝,控制(zhì)同步切換數(shù)量和(hé)切換速度,在封裝外部電(diàn)源引腳與地之間(jiān)使用旁路電(diàn)容,在IC內(nèi)部的電(diàn)容則通(tōng)過金屬層的重疊來(lái)實現,即為(wèi)高(gāo)速瞬态電(diàn)流提供一個(gè)局部低(dī)阻抗通(tōng)路,防止接地反彈。
然而,當面臨深亞微米設計(jì)中的信号完整性問題時(shí),通(tōng)常的解決方案不再适用。例如,限制(zhì)邊沿速率(Slew rate)雖然能夠明(míng)顯地改善接地反彈和(hé)串擾,但(dàn)它同時(shí)限制(zhì)了時(shí)鍾速率。研究新的解決方法必須能夠适宜深亞微米的IC設計(jì)。如,增加襯底電(diàn)阻問題可(kě)采用絕緣體(tǐ)上(shàng)矽技(jì)術(shù)(SOI)來(lái)解決,這是在微米IC設計(jì)中被廣泛采用的技(jì)術(shù)。現在,解決信号完整性問題的方法主要是,電(diàn)路設計(jì)、合理(lǐ)布局和(hé)建模仿真。
1、電(diàn)路設計(jì)
在電(diàn)路設計(jì)過程中,通(tōng)過設計(jì)控制(zhì)同步切換輸出數(shù)量,同時(shí)控制(zhì)各單元的最大(dà)邊沿速率(dI/dt和(hé)dV/dt),得(de)到最低(dī)且可(kě)接受的邊沿速率,這可(kě)以有(yǒu)效地控制(zhì)信号的完整性。也可(kě)為(wèi)高(gāo)輸出功能塊(如時(shí)鍾驅動器(qì))選擇使用差分信号。比如,通(tōng)常時(shí)鍾使用ECL信号或全擺幅的差分信号。對于應用工程師(shī),通(tōng)常是在傳輸線上(shàng)端接無源元件(電(diàn)阻、電(diàn)容和(hé)鐵(tiě)氧體(tǐ)),來(lái)實現傳輸線與負載間(jiān)的阻抗匹配。端接策略的選擇應該是對增加元件數(shù)目、開(kāi)關速度和(hé)功耗的折中。端接串聯電(diàn)阻R或RC電(diàn)路,應該盡量靠近激勵端或接收端,并獲得(de)阻抗匹配,同時(shí),電(diàn)阻R(如10Ω)可(kě)以消耗掉邏輯電(diàn)路的無用直流功率,電(diàn)容(如39PF)可(kě)以在滿足開(kāi)關速度的條件下削弱阻尼振蕩強度,但(dàn)同時(shí)須仔細選擇該電(diàn)容,防止其引腳電(diàn)感引起的振蕩(ringing)。
2、合理(lǐ)布線
布線是非常重要的。設計(jì)者應該在不違背一般原則的前提下,利用現有(yǒu)的設計(jì)經驗,綜合多(duō)種可(kě)能的方案,優化布線,消除各種潛在的問題。雖然有(yǒu)一些(xiē)設計(jì)規則驅動的布線器(qì)有(yǒu)助于設計(jì)者優化設計(jì),但(dàn)還(hái)沒有(yǒu)一種完全由用戶定制(zhì)設計(jì)規則和(hé)完全支持信号完整性分析的布線器(qì)。布線工具應該與全部寄生(shēng)參數(shù)抽取相結合,以得(de)到對于時(shí)滞率和(hé)時(shí)延的準确預測。成功的布線器(qì)不僅應有(yǒu)精确的寄生(shēng)參數(shù)抽取,還(hái)能與信号完整性工具相結合,在發現信号完整性降到要求的阈值以下時(shí),能夠割斷導線,重新布線。
3、建模仿真
合理(lǐ)地進行(xíng)電(diàn)路建模仿真是最常見的解決辦法。在現代高(gāo)速電(diàn)路設計(jì)中,仿真分析顯示其優越性。它給設計(jì)者準确、直觀的設計(jì)結果,便于提早發現隐患,及時(shí)修改,縮短(duǎn)設計(jì)時(shí)間(jiān),降低(dī)設計(jì)成本。設計(jì)者應對相關因素作(zuò)合理(lǐ)估計(jì),建立合理(lǐ)的模型。對于IC設計(jì),電(diàn)路的仿真必須在封裝的環境下進行(xíng),仿真結果才能更接近鑄模後返回的矽片測試結果。由于信号完整性問題經常作(zuò)為(wèi)間(jiān)歇性錯誤出現,因此重視(shì)同步切換控制(zhì)、仿真和(hé)封裝,保證設計(jì)符合信号完整性要求,在矽片制(zhì)造前解決問題。對于IC應用,可(kě)利用仿真來(lái)選擇合理(lǐ)的端接元件和(hé)優化元器(qì)件的布局,更容易識别潛在問題,并及時(shí)采取正确的端接策略和(hé)布局約束機制(zhì)來(lái)解決相關的信号完整性問題。随着時(shí)鍾頻率的增加和(hé)IC尺寸的持續下降,保持信号完整性對設計(jì)者來(lái)說越來(lái)越富有(yǒu)挑戰性,這使得(de)建模仿真成為(wèi)設計(jì)中不可(kě)或缺的環節。
信号完整性仿真模型和(hé)工具簡介
現在,用來(lái)分析信号完整性的仿真工具有(yǒu)很(hěn)多(duō),各具特色,可(kě)适當選用。
1 SPICE模型
SPICE(Simulation Program with Integrated Circuit Emphasis)模型發展最早,在IC業界已成為(wèi)模拟晶體(tǐ)管電(diàn)路描述的非正式标準。它基于晶體(tǐ)管和(hé)二極管特性參數(shù)建模,故運算(suàn)量非常大(dà),運算(suàn)極為(wèi)耗時(shí)(可(kě)能是幾天),因此用戶需要作(zuò)仿真精度和(hé)運算(suàn)耗時(shí)的折中。SPICE模型一般不支持耦合線(或損耗線)的仿真,而這正是高(gāo)速電(diàn)路設計(jì)中信号完整性仿真的關鍵因素。
2 IBIS模型
IBIS(Input/Output Buffer Information Specification)模型是反映芯片驅動和(hé)接收電(diàn)氣特性的一種國際标準。它基于V/I曲線,對I/O BUFFER快速建模,它提供一種标準的文件格式來(lái)記錄如激勵源輸出阻抗、上(shàng)升/下降時(shí)間(jiān)及輸入負載等參數(shù),非常适合做(zuò)振蕩和(hé)串擾等高(gāo)頻效應的系統級計(jì)算(suàn)與仿真。IBIS是一個(gè)簡單的模型,計(jì)算(suàn)量小(xiǎo),速度快,精度高(gāo),已被廣泛采用。
3 VHDL-AMS
VHDL-AMS是針對模拟和(hé)混合信号行(xíng)為(wèi)的建模語言,它使用模拟方程和(hé)數(shù)字VHDL描述電(diàn)路功能。它是一個(gè)相對較新的标準,還(hái)沒有(yǒu)廣泛的模型開(kāi)發器(qì)基礎,也不被很(hěn)多(duō)模拟器(qì)支持。在它被廣泛地用來(lái)作(zuò)信号完整性仿真之前,模型仿真開(kāi)發器(qì)的很(hěn)多(duō)工作(zuò)需要完成。
4 Quantic EMC
Quantic EMC是信号完整性和(hé)EMC軟件模拟分析工具,是西門(mén)子公司專用的EMC分析工具,其OmegaPLUS是Quantic EMC在PC機上(shàng)運行(xíng)的軟件。它運用器(qì)件的VI模型,很(hěn)方便地進行(xíng)信号完整性和(hé)EMI的仿真,其的功能強大(dà)、效率高(gāo)。
5 XTK
XTK是Viewlogic公司在高(gāo)速系統設計(jì)HSSD(High SpeedSystem Design)領域研發的高(gāo)性能的信号完整性分析工具,它可(kě)以準确地分析複雜的PCB、MCM及多(duō)PCB闆構成的系統的信号質量和(hé)傳輸線時(shí)延。XTK是一個(gè)串擾分析工具包,其中包含多(duō)種分析工具。
6 LineSim與BoardSim
LineSim和(hé)BoardSim是HyperLynx公司(PADS Software的子公司)開(kāi)發的仿真工具。LineSim用在布線設計(jì)以前約束布線和(hé)各層的參數(shù)、設置時(shí)鍾的布線拓撲結構、選擇元器(qì)件的速率、診斷并避免信号完整性、電(diàn)磁輻射及串擾等問題。BoardSim用于布線以後快速地分析設計(jì)中的信号完整性、電(diàn)磁兼容性和(hé)串擾問題,生(shēng)成串擾強度報告,區(qū)分并解決串擾問題。