高(gāo)頻PCB設計(jì)

        1、PCB設計(jì)做(zuò)完後，如何選擇PCB 闆材? 

    選擇PCB闆材必須在滿足設計(jì)需求和(hé)可(kě)量産性及成本中間(jiān)取得(de)平衡點。設計(jì)需求包含電(diàn)氣和(hé)機構這兩部分。通(tōng)常在設計(jì)非常高(gāo)速的PCB闆子(大(dà)于GHz的頻率)時(shí)這材質問題會(huì)比較重要。例如，現在常用的FR-4材質，在幾個(gè)GHz的頻率時(shí)的介質損耗(dielectric loss)會(huì)對信号衰減有(yǒu)很(hěn)大(dà)的影(yǐng)響，可(kě)能就不合用。就電(diàn)氣而言，要注意介電(diàn)常數(shù)(dielectric constant)和(hé)介質損在所設計(jì)的頻率是否合用。 

    2、如何避免高(gāo)頻幹擾? 
    避免高(gāo)頻幹擾的基本思路是盡量降低(dī)高(gāo)頻信号電(diàn)磁場(chǎng)的幹擾，也就是所謂的串擾(Crosstalk)。可(kě)用拉大(dà)高(gāo)速信号和(hé)模拟信号之間(jiān)的距離，或加ground guard/shunt traces在模拟信号旁邊。還(hái)要注意數(shù)字地對模拟地的噪聲幹擾。 

    3、在高(gāo)速設計(jì)中，如何解決信号的完整性問題? 
    信号完整性基本上(shàng)是阻抗匹配的問題。而影(yǐng)響阻抗匹配的因素有(yǒu)信号源的架構和(hé)輸出阻抗(output impedance)，走線的特性阻抗，負載端的特性，走線的拓樸(topology)架構等。解決的方式是靠端接(termination)與調整走線的拓樸。 

    4、差分布線方式是如何實現的? 
    差分對的布線有(yǒu)兩點要注意，一是兩條線的長度要盡量一樣長，另一是兩線的間(jiān)距(此間(jiān)距由差分阻抗決定)要一直保持不變，也就是要保持平行(xíng)。平行(xíng)的方式有(yǒu)兩種，一為(wèi)兩條線走在同一走線層(side-by-side)，一為(wèi)兩條線走在上(shàng)下相鄰兩層(over-under)。一般以前者side-by-side(并排, 并肩) 實現的方式較多(duō)。 

    5、對于隻有(yǒu)一個(gè)輸出端的時(shí)鍾信号線，如何實現差分布線? 
    要用差分布線一定是信号源和(hé)接收端也都是差分信号才有(yǒu)意義。所以對隻有(yǒu)一個(gè)輸出端的時(shí)鍾信号是無法使用差分布線的。 

    6、接收端差分線對之間(jiān)可(kě)否加一匹配電(diàn)阻? 
    接收端差分線對間(jiān)的匹配電(diàn)阻通(tōng)常會(huì)加, 其值應等于差分阻抗的值。這樣信号質量會(huì)好些(xiē)。 

    7、為(wèi)何差分對的布線要靠近且平行(xíng)? 
    對差分對的布線方式應該要适當的靠近且平行(xíng)。所謂适當的靠近是因為(wèi)這間(jiān)距會(huì)影(yǐng)響到差分阻抗(differential impedance)的值, 此值是設計(jì)差分對的重要參數(shù)。需要平行(xíng)也是因為(wèi)要保持差分阻抗的一緻性。若兩線忽遠忽近, 差分阻抗就會(huì)不一緻, 就會(huì)影(yǐng)響信号完整性(signal integrity)及時(shí)間(jiān)延遲(timing delay)。 

    8、如何處理(lǐ)實際布線中的一些(xiē)理(lǐ)論沖突的問題 
    基本上(shàng), 将模/數(shù)地分割隔離是對的。要注意的是信号走線盡量不要跨過有(yǒu)分割的地方(moat), 還(hái)有(yǒu)不要讓電(diàn)源和(hé)信号的回流電(diàn)流路徑(returning current path)變太大(dà)。 
    晶振是模拟的正反饋振蕩電(diàn)路, 要有(yǒu)穩定的振蕩信号,必須滿足loop gain與phase的規範,而這模拟信号的振蕩規範很(hěn)容易受到幹擾, 即使加ground guard traces可(kě)能也無法完全隔離幹擾。而且離的太遠,地平面上(shàng)的噪聲也會(huì)影(yǐng)響正反饋振蕩電(diàn)路 所以, 一定要将晶振和(hé)芯片的距離進可(kě)能靠近。 
    确實高(gāo)速布線與EMI的要求有(yǒu)很(hěn)多(duō)沖突。但(dàn)基本原則是因EMI所加的電(diàn)阻電(diàn)容或ferrite bead, 不能造成信号的一些(xiē)電(diàn)氣特性不符合規範。所以, 最好先用安排走線和(hé)PCB叠層的技(jì)巧來(lái)解決或減少(shǎo)EMI的問題, 如高(gāo)速信号走內(nèi)層。最後才用電(diàn)阻電(diàn)容或ferrite bead的方式,以降低(dī)對信号的傷害。 

    9、如何解決高(gāo)速信号的手工布線和(hé)自動布線之間(jiān)的矛盾? 
    現在較強的布線軟件的自動布線器(qì)大(dà)部分都有(yǒu)設定約束條件來(lái)控制(zhì)繞線方式及過孔數(shù)目。各家(jiā) EDA公司的繞線引擎能力和(hé)約束條件的設定項目有(yǒu)時(shí)相差甚遠。例如, 是否有(yǒu)足夠的約束條件控制(zhì)蛇行(xíng)線(serpentine)蜿蜒的方式, 能否控制(zhì)差分對的走線間(jiān)距等。這會(huì)影(yǐng)響到自動布線出來(lái)的走線方式是否能符合設計(jì)者的想法。另外, 手動調整布線的難易也與繞線引擎的能力有(yǒu)絕對的關系。例如, 走線的推擠能力,過孔的推擠能力, 甚至走線對敷銅的推擠能力等等。所以, 選擇一個(gè)繞線引擎能力強的布線器(qì), 才是解決之道(dào)。 

    10、關于test coupon。 
    test coupon是用來(lái)以TDR(Time Domain Reflectometer)測量所生(shēng)産的PCB闆的特性阻抗是否滿足設計(jì)需求。一般要控制(zhì)的阻抗有(yǒu)單根線和(hé)差分對兩種情況。所以，test coupon 上(shàng)的走線線寬和(hé)線距(有(yǒu)差分對時(shí))要與所要控制(zhì)的線一樣。最重要的是測量時(shí)接地點的位置。為(wèi)了減少(shǎo)接地引線(ground lead)的電(diàn)感值，TDR探棒(probe)接地的地方通(tōng)常非常接近量信号的地方(probe tip)，所以，test coupon上(shàng)量測信号的點跟接地點的距離和(hé)方式要符合所用的探棒。 

    11、在高(gāo)速PCB設計(jì)中，信号層的空(kōng)白區(qū)域可(kě)以敷銅，而多(duō)個(gè)信号層的敷銅在接地和(hé)接電(diàn)源上(shàng)應如何分配? 
    一般在空(kōng)白區(qū)域的敷銅絕大(dà)部分情況是接地。隻是在高(gāo)速信号線旁敷銅時(shí)要注意敷銅與信号線的距離，因為(wèi)所敷的銅會(huì)降低(dī)一點走線的特性阻抗。也要注意不要影(yǐng)響到它層的特性阻抗，例如在dual strip line的結構時(shí)。 

    12、是否可(kě)以把電(diàn)源平面上(shàng)面的信号線使用微帶線模型計(jì)算(suàn)特性阻抗?電(diàn)源和(hé)地平面之間(jiān)的信号是否可(kě)以使用帶狀線模型計(jì)算(suàn)? 
    是的，在計(jì)算(suàn)特性阻抗時(shí)電(diàn)源平面跟地平面都必須視(shì)為(wèi)參考平面。例如四層闆: 頂層-電(diàn)源層-地層-底層，這時(shí)頂層走線特性阻抗的模型是以電(diàn)源平面為(wèi)參考平面的微帶線模型。 

    13、在高(gāo)密度印制(zhì)闆上(shàng)通(tōng)過軟件自動産生(shēng)測試點一般情況下能滿足大(dà)批量生(shēng)産的測試要求嗎? 
    一般軟件自動産生(shēng)測試點是否滿足測試需求必須看對加測試點的規範是否符合測試機具的要求。另外，如果走線太密且加測試點的規範比較嚴，則有(yǒu)可(kě)能沒辦法自動對每段線都加上(shàng)測試點，當然，需要手動補齊所要測試的地方。 

    14、添加測試點會(huì)不會(huì)影(yǐng)響高(gāo)速信号的質量? 
    至于會(huì)不會(huì)影(yǐng)響信号質量就要看加測試點的方式和(hé)信号到底多(duō)快而定。基本上(shàng)外加的測試點(不用在線既有(yǒu)的穿孔(via or DIP pin)當測試點)可(kě)能加在在線或是從在線拉一小(xiǎo)段線出來(lái)。前者相當于是加上(shàng)一個(gè)很(hěn)小(xiǎo)的電(diàn)容在在線，後者則是多(duō)了一段分支。這兩個(gè)情況都會(huì)對高(gāo)速信号多(duō)多(duō)少(shǎo)少(shǎo)會(huì)有(yǒu)點影(yǐng)響，影(yǐng)響的程度就跟信号的頻率速度和(hé)信号緣變化率(edge rate)有(yǒu)關。影(yǐng)響大(dà)小(xiǎo)可(kě)透過仿真得(de)知。原則上(shàng)測試點越小(xiǎo)越好(當然還(hái)要滿足測試機具的要求)分支越短(duǎn)越好。 

    15、若幹PCB組成系統，各闆之間(jiān)的地線應如何連接? 
    各個(gè)PCB闆子相互連接之間(jiān)的信号或電(diàn)源在動作(zuò)時(shí)，例如A闆子有(yǒu)電(diàn)源或信号送到B闆子，一定會(huì)有(yǒu)等量的電(diàn)流從地層流回到A闆子 (此為(wèi)Kirchoff current law)。這地層上(shàng)的電(diàn)流會(huì)找阻抗最小(xiǎo)的地方流回去。所以，在各個(gè)不管是電(diàn)源或信号相互連接的接口處，分配給地層的管腳數(shù)不能太少(shǎo)，以降低(dī)阻抗，這樣可(kě)以降低(dī)地層上(shàng)的噪聲。另外，也可(kě)以分析整個(gè)電(diàn)流環路，尤其是電(diàn)流較大(dà)的部分，調整地層或地線的接法，來(lái)控制(zhì)電(diàn)流的走法(例如，在某處制(zhì)造低(dī)阻抗，讓大(dà)部分的電(diàn)流從這個(gè)地方走)，降低(dī)對其它較敏感信号的影(yǐng)響。 

    16、能介紹一些(xiē)國外關于高(gāo)速PCB設計(jì)的技(jì)術(shù)書(shū)籍和(hé)數(shù)據嗎? 
    現在高(gāo)速數(shù)字電(diàn)路的應用有(yǒu)通(tōng)信網路和(hé)計(jì)算(suàn)器(qì)等相關領域。在通(tōng)信網路方面，PCB闆的工作(zuò)頻率已達GHz上(shàng)下，疊層數(shù)就我所知有(yǒu)到40層之多(duō)。計(jì)算(suàn)器(qì)相關應用也因為(wèi)芯片的進步，無論是一般的PC或服務器(qì)(Server)，闆子上(shàng)的最高(gāo)工作(zuò)頻率也已經達到400MHz(如Rambus) 以上(shàng)。因應這高(gāo)速高(gāo)密度走線需求，盲埋孔(blind/buried vias)、mircrovias及build-up制(zhì)程工藝的需求也漸漸越來(lái)越多(duō)。這些(xiē)設計(jì)需求都有(yǒu)廠商可(kě)大(dà)量生(shēng)産。 

    17、兩個(gè)常被參考的特性阻抗公式： 
    微帶線(microstrip) Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中，W為(wèi)線寬，T為(wèi)走線的銅皮厚度，H為(wèi)走線到參考平面的距離，Er是PCB闆材質的介電(diàn)常數(shù)(dielectric constant)。此公式必須在0.1<(W/H)<2.0及1<(Er)<15的情況才能應用。 
    帶狀線(stripline) Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} 其中，H為(wèi)兩參考平面的距離，并且走線位于兩參考平面的中間(jiān)。此公式必須在W/H<0.35及T/H<0.25的情況才能應用。 

    18、差分信号線中間(jiān)可(kě)否加地線? 
    差分信号中間(jiān)一般是不能加地線。因為(wèi)差分信号的應用原理(lǐ)最重要的一點便是利用差分信号間(jiān)相互耦合(coupling)所帶來(lái)的好處，如flux cancellation，抗噪聲(noise immunity)能力等。若在中間(jiān)加地線，便會(huì)破壞耦合效應。 

    19、剛柔闆設計(jì)是否需要專用設計(jì)軟件與規範?國內(nèi)何處可(kě)以承接該類電(diàn)路闆加工? 
    可(kě)以用一般設計(jì)PCB的軟件來(lái)設計(jì)柔性電(diàn)路闆(Flexible Printed Circuit)。一樣用Gerber格式給 FPC廠商生(shēng)産。由于制(zhì)造的工藝和(hé)一般PCB不同，各個(gè)廠商會(huì)依據他們的制(zhì)造能力會(huì)對最小(xiǎo)線寬、最小(xiǎo)線距、最小(xiǎo)孔徑(via)有(yǒu)其**。除此之外，可(kě)在柔性電(diàn)路闆的轉折處鋪些(xiē)銅皮加以補強。至于生(shēng)産的廠商可(kě)上(shàng)網“FPC”當關鍵詞查詢應該可(kě)以找到。 

    20、适當選擇PCB與外殼接地的點的原則是什麽? 
    選擇PCB與外殼接地點選擇的原則是利用chassis ground提供低(dī)阻抗的路徑給回流電(diàn)流(returning current)及控制(zhì)此回流電(diàn)流的路徑。例如，通(tōng)常在高(gāo)頻器(qì)件或時(shí)鍾産生(shēng)器(qì)附近可(kě)以借固定用的螺絲将PCB的地層與chassis ground做(zuò)連接，以盡量縮小(xiǎo)整個(gè)電(diàn)流回路面積，也就減少(shǎo)電(diàn)磁輻射。 

    21、電(diàn)路闆DEBUG應從那(nà)幾個(gè)方面着手? 
    就數(shù)字電(diàn)路而言，首先先依序确定三件事情：1. 确認所有(yǒu)電(diàn)源值的大(dà)小(xiǎo)均達到設計(jì)所需。有(yǒu)些(xiē)多(duō)重電(diàn)源的系統可(kě)能會(huì)要求某些(xiē)電(diàn)源之間(jiān)起來(lái)的順序與快慢有(yǒu)某種規範。2. 确認所有(yǒu)時(shí)鍾信号頻率都工作(zuò)正常且信号邊緣上(shàng)沒有(yǒu)非單調(non-monotonic)的問題。3. 确認reset信号是否達到規範要求。些(xiē)都正常的話(huà)，芯片應該要發出第一個(gè)周期(cycle)的信号。接下來(lái)依照系統運作(zuò)原理(lǐ)與bus protocol來(lái) ebug。 

    22、在電(diàn)路闆尺寸固定的情況下，如果設計(jì)中需要容納更多(duō)的功能，就往往需要提高(gāo)PCB的走線密度，但(dàn)是這樣有(yǒu)可(kě)能導緻走線的相互幹擾增強，同時(shí)走線過細也使阻抗無法降低(dī)，請(qǐng)專家(jiā)介紹在高(gāo)速(>100MHz)高(gāo)密度PCB設計(jì)中的技(jì)巧? 
    在設計(jì)高(gāo)速高(gāo)密度PCB時(shí)，串擾(crosstalk interference)确實是要特别注意的，因為(wèi)它對時(shí)序(timing)與信号完整性(signal integrity)有(yǒu)很(hěn)大(dà)的影(yǐng)響。以下提供幾個(gè)注意的地方： 
    控制(zhì)走線特性阻抗的連續與匹配。 
    走線間(jiān)距的大(dà)小(xiǎo)。一般常看到的間(jiān)距為(wèi)兩倍線寬。可(kě)以透過仿真來(lái)知道(dào)走線間(jiān)距對時(shí)序及信号完整性的影(yǐng)響，找出可(kě)容忍的最小(xiǎo)間(jiān)距。不同芯片信号的結果可(kě)能不同。 
    選擇适當的端接方式。 
    避免上(shàng)下相鄰兩層的走線方向相同，甚至有(yǒu)走線正好上(shàng)下重疊在一起，因為(wèi)這種串擾比同層相鄰走線的情形還(hái)大(dà)。 
    利用盲埋孔(blind/buried via)來(lái)增加走線面積。但(dàn)是PCB闆的制(zhì)作(zuò)成本會(huì)增加。在實際執行(xíng)時(shí)确實很(hěn)難達到完全平行(xíng)與等長，不過還(hái)是要盡量做(zuò)到。 
    除此以外，可(kě)以預留差分端接和(hé)共模端接，以緩和(hé)對時(shí)序與信号完整性的影(yǐng)響。 

    23、模拟電(diàn)源處的濾波經常是用LC電(diàn)路。但(dàn)是為(wèi)什麽有(yǒu)時(shí)LC比RC濾波效果差? 
    LC與RC濾波效果的比較必須考慮所要濾掉的頻帶與電(diàn)感值的選擇是否恰當。因為(wèi)電(diàn)感的感抗(reactance)大(dà)小(xiǎo)與電(diàn)感值和(hé)頻率有(yǒu)關。如果電(diàn)源的噪聲頻率較低(dī)，而電(diàn)感值又不夠大(dà)，這時(shí)濾波效果可(kě)能不如RC。但(dàn)是，使用RC濾波要付出的代價是電(diàn)阻本身會(huì)耗能，效率較差，且要注意所選電(diàn)阻能承受的功率。 

    24、濾波時(shí)選用電(diàn)感，電(diàn)容值的方法是什麽? 
    電(diàn)感值的選用除了考慮所想濾掉的噪聲頻率外，還(hái)要考慮瞬時(shí)電(diàn)流的反應能力。如果LC的輸出端會(huì)有(yǒu)機會(huì)需要瞬間(jiān)輸出大(dà)電(diàn)流，則電(diàn)感值太大(dà)會(huì)阻礙此大(dà)電(diàn)流流經此電(diàn)感的速度，增加紋波噪聲(ripple noise)。電(diàn)容值則和(hé)所能容忍的紋波噪聲規範值的大(dà)小(xiǎo)有(yǒu)關。紋波噪聲值要求越小(xiǎo)，電(diàn)容值會(huì)較大(dà)。而電(diàn)容的ESR/ESL也會(huì)有(yǒu)影(yǐng)響。另外，如果這LC是放在開(kāi)關式電(diàn)源(switching regulation power)的輸出端時(shí)，還(hái)要注意此LC所産生(shēng)的極點零點(pole/zero)對負反饋控制(zhì)(negative feedback control)回路穩定度的影(yǐng)響。 

    25、如何盡可(kě)能的達到EMC要求，又不緻造成太大(dà)的成本壓力? 
    PCB闆上(shàng)會(huì)因EMC而增加的成本通(tōng)常是因增加地層數(shù)目以增強屏蔽效應及增加了ferrite bead、choke等抑制(zhì)高(gāo)頻諧波器(qì)件的緣故。除此之外，通(tōng)常還(hái)是需搭配其它機構上(shàng)的屏蔽結構才能使整個(gè)系統通(tōng)過EMC的要求。以下僅就PCB闆的設計(jì)技(jì)巧提供幾個(gè)降低(dī)電(diàn)路産生(shēng)的電(diàn)磁輻射效應。 
    盡可(kě)能選用信号斜率(slew rate)較慢的器(qì)件，以降低(dī)信号所産生(shēng)的高(gāo)頻成分。 
    注意高(gāo)頻器(qì)件擺放的位置，不要太靠近對外的連接器(qì)。 
    注意高(gāo)速信号的阻抗匹配，走線層及其回流電(diàn)流路徑(return current path)，以減少(shǎo)高(gāo)頻的反射與輻射。 
    在各器(qì)件的電(diàn)源管腳放置足夠與适當的去耦合電(diàn)容以緩和(hé)電(diàn)源層和(hé)地層上(shàng)的噪聲。特别注意電(diàn)容的頻率響應與溫度的特性是否符合設計(jì)所需。 
    對外的連接器(qì)附近的地可(kě)與地層做(zuò)适當分割，并将連接器(qì)的地就近接到chassis ground。 
    可(kě)适當運用ground guard/shunt traces在一些(xiē)特别高(gāo)速的信号旁。但(dàn)要注意guard/shunt traces對走線特性阻抗的影(yǐng)響。 
    電(diàn)源層比地層內(nèi)縮20H，H為(wèi)電(diàn)源層與地層之間(jiān)的距離。