PCB設計(jì)：降低(dī)噪聲與電(diàn)磁幹擾的24個(gè)竅門(mén)

      電(diàn)子設備的靈敏度越來(lái)越高(gāo)，這要求設備的抗幹擾能力也越來(lái)越強，因此PCB設計(jì)也變得(de)更加困難，如何提高(gāo)PCB的抗幹擾能力成為(wèi)衆多(duō)工程師(shī)們關注的重點問題之一。本文将介紹PCB設計(jì)中降低(dī)噪聲與電(diàn)磁幹擾的一些(xiē)小(xiǎo)竅門(mén)。 

PCB芯片

下面是經過多(duō)年設計(jì)總結出來(lái)的，在PCB設計(jì)中降低(dī)噪聲與電(diàn)磁幹擾的24個(gè)竅門(mén)： 

    (1) 能用低(dī)速芯片就不用高(gāo)速的，高(gāo)速芯片用在關鍵地方。 

    (2) 可(kě)用串一個(gè)電(diàn)阻的辦法，降低(dī)控制(zhì)電(diàn)路上(shàng)下沿跳(tiào)變速率。 

    (3) 盡量為(wèi)繼電(diàn)器(qì)等提供某種形式的阻尼。 

    (4) 使用滿足系統要求的最低(dī)頻率時(shí)鍾。 

    (5) 時(shí)鍾産生(shēng)器(qì)盡量近到用該時(shí)鍾的器(qì)件。石英晶體(tǐ)振蕩器(qì)外殼要接地。 

    (6) 用地線将時(shí)鍾區(qū)圈起來(lái)，時(shí)鍾線盡量短(duǎn)。 

    (7) I/O 驅動電(diàn)路盡量近印刷闆邊，讓其盡快離開(kāi)印刷闆。對進入印制(zhì)闆的信号要加濾波，從高(gāo)噪聲區(qū)來(lái)的信号也要加濾波，同時(shí)用串終端電(diàn)阻的辦法，減小(xiǎo)信号反射。 

    (8) MCD無用端要接高(gāo)，或接地，或定義成輸出端，集成電(diàn)路上(shàng)該接電(diàn)源地的端都要接，不要懸空(kōng)。 

    (9) 閑置不用的門(mén)電(diàn)路輸入端不要懸空(kōng)，閑置不用的運放正輸入端接地，負輸入端接輸出端。 

    (10) 印制(zhì)闆盡量，使用45 折線而不用90 折線布線以減小(xiǎo)高(gāo)頻信号對外的發射與耦合。 

    (11) 印制(zhì)闆按頻率和(hé)電(diàn)流開(kāi)關特性分區(qū)，噪聲元件與非噪聲元件要距離再遠一些(xiē)。 

    (12) 單面闆和(hé)雙面闆用單點接電(diàn)源和(hé)單點接地、電(diàn)源線、地線盡量粗，經濟是能承受的話(huà)用多(duō)層闆以減小(xiǎo)電(diàn)源。 

    (13) 時(shí)鍾、總線、片選信号要遠離I/O 線和(hé)接插件。 

    (14) 模拟電(diàn)壓輸入線、參考電(diàn)壓端要盡量遠離數(shù)字電(diàn)路信号線，特别是時(shí)鍾。 

    (15) 對A/D 類器(qì)件，數(shù)字部分與模拟部分甯可(kě)統一下也不要交叉。 

    (16) 時(shí)鍾線垂直于I/O 線比平行(xíng)I/O 線幹擾小(xiǎo)，時(shí)鍾元件引腳遠離I/O 電(diàn)纜。 

    (17) 元件引腳盡量短(duǎn)，去耦電(diàn)容引腳盡量短(duǎn)。 

    (18) 關鍵的線要盡量粗，并在兩邊加上(shàng)保護地。高(gāo)速線要短(duǎn)要直。 

    (19) 對噪聲敏感的線不要與大(dà)電(diàn)流，高(gāo)速開(kāi)關線平行(xíng)。 

    (20) 石英晶體(tǐ)下面以及對噪聲敏感的器(qì)件下面不要走線。 

    (21) 弱信号電(diàn)路，低(dī)頻電(diàn)路周圍不要形成電(diàn)流環路。 

    (22) 信号都不要形成環路，如不可(kě)避免，讓環路區(qū)盡量小(xiǎo)。 

    (23) 每個(gè)集成電(diàn)路一個(gè)去耦電(diàn)容。每個(gè)電(diàn)解電(diàn)容邊上(shàng)都要加一個(gè)小(xiǎo)的高(gāo)頻旁路電(diàn)容。 

    (24) 用大(dà)容量的钽電(diàn)容或聚酷電(diàn)容而不用電(diàn)解電(diàn)容作(zuò)電(diàn)路充放電(diàn)儲能電(diàn)容。使用管狀電(diàn)容時(shí)，外殼要接地。